Instruction Fetch モジュールの作成

1. はじめに

2. Instructio fetch に必要な機能

2.1 機能の細分化

これをもう少し書き下し，ハードウエアとして実現しやすいようにすると (各々が並列に動作することを考慮して機能を細分化すると)， 次のようになる．

• メモリに対してアドレスを出力する．
  次のサイクルで命令が読み込まれる．
• プログラムカウンタを + 1 した値を入力する．
  次のサイクルで + 1 された値がセットされる．
• もし分岐が起こった場合はプログラムカウンタ へ分岐先アドレスを入力する．
  次のサイクルで分岐先アドレスがプログラムカウンタに取り込まれる．
• 読み込んだ命令を次段へ送る．

2.2 instructio fetch モジュールに必要な要素

• 入力ポート
  読み込んだ命令，分岐を示す信号，分岐先アドレス，ストール
• 出力ポート
  後段へ送る命令，命令のアドレス
• 部品 プログラムカウンタ(D-FF, + 1 回路)

3. verilog-HDL とメモリ

このため，一般的に製造者から提供されるメモリマクロを使用する． このうようなマクロには，遅延時間を始めとした物理的な特性を， ある程度シミュレートする機能が盛り込まれている． また，自動的にテストを行う回路を内蔵している事もある．

今回は詳細なモデルを使用する必要はないが， LSI を設計するときにメモリを使いたくなったら， まず LSI ベンダのメモリマクロを捜すと思っておくと良い．

4. 非同期メモリと同期メモリ

本演習では同期メモリを用いることにする．

5. 命令専用メモリ

ここでは，リスト1 に示すような同期メモリを命令メモリとして用いることにする． これはシミュレーションに用いることだけを考えて記述した、単純なもので 二次元配列を用いてメモリセルアレイを表現している。 $readmemh はシミュレーション時にメモリへ値をセットするものである。 詳しい $readmemh の仕様については、 verilog-HDL 入門 10.7.3 を参照してほしい． もちろん、このようなシミュレーション用に 書かれたモジュールは論理合成することができない。 実際に LSI を設計するときは LSI ベンダの提供するメモリマクロへ 置き換えることを想定する。
リスト1 のメモリは読み書き1ポートずつを持っている． このようなメモリを 1 read/1 write メモリと表現することがある．

※ただし，今回の instruction fetch では書き込みポートは使用しない．

    リスト1． 1 read/1 write 同期メモリ
    (a) メモリモジュール
    module DP_mem32x64k(clk,
                        A,
                        W,
                        D,
                        Q
                        );
       parameter WORD = 32;
       parameter ADDR = 16;
       parameter LEN = 65535;
    
       input              clk;
       input [ADDR -1: 0] A;
       input              W;
       input [WORD -1: 0] D;
       output [WORD -1: 0] Q;
    
       reg [WORD -1: 0]    mem_bank [0: LEN];
    
       reg [WORD -1: 0]    o_reg;
    
       assign              Q = o_reg;
    
       // read memory
       // write memory
       always @(posedge clk) // or negedge rst)
         begin
            if (W == 1'b1)
              mem_bank[A] <= D;
            else
              o_reg <= mem_bank[A];
         end
    
       initial begin
          $readmemh("../mem/mem.dat", mem_bank);
       end
    endmodule // DP_mem32x64k

    (b) mem.dat 記述例
    @0000_0000 0000_0000
    @0000_0001 0000_0001
    @0000_0002 0000_0002
    @0000_0003 0000_0003
    @0000_0004 0000_0004
    @0000_0005 0000_0005
    @0000_0006 0000_0006
    @0000_0007 0000_0007
    @0000_0008 0000_0008
    @0000_0009 0000_0009
    @0000_000a 0000_000a
    @0000_000b 0000_000b

6 課題

6.1 instruction fetch モジュールの作成

6.2 instructio fetch モジュールの RTL シミュレーション