スタンダードセル向けLSI設計

• 担当教官
  • 西川博昭
  • 冨安洋史

• 実験概要
  　本実験では，ディジタル LSI の設計の一例として， スタンダードセルと呼ばれる方式向けの設計手法を習得する． この課程を修得することによって，マイクロプロセッサのように大規模な LSI を設計する際の手法に触れることができる．
  　例題として 4 段のパイプラインを持つ 32 bit rich RISC プロセッサを取り上げる． このプロセッサをハードウエア記述言語 verilog-HDL を用いて記述し， 論理合成および静的タイミング解析までを行う．
  　この設計には広く一般に使用されている， Synopsys 社の EDA ツールを用いる． verilog シミューレータとして vcs，論理合成には Design Compiler を用いる予定である．
  

• 実験内容

• レポートの内容および提出方法
  別途指示
• 関連する科目・実験
  • 論理回路
    
  • 計算機アーキテクチャ
    
• 参考図書
  別途資料配布
  
• 備考