スタンダードセル向けLSI設計

本演習ではスタンダードセル向け LSI 設計について実習する． ディジタル LSI の設計製作法は大きくゲートアレイと スタンダードセルとカスタムに分けることができる。

ゲートアレイはあらかじめゲートを敷き詰めた LSI を作っておき、 配線のみを後から決定する方式である。 スタンダードセルでは各々のゲートに相当する セルは標準化されたものを用いるが，各セルの配置配線は自由にできる形式である． ゲートアレイのようにゲートの配置が固定されている方式より柔軟で， フルカスタムより自由度が低いが設計が容易である． スタンダードセルは SoC(システムオンチップ) 等に使われることが多い． フルカスタムはトランジスタのレベルから自由に設計する方式である。 最も自由度が高く高性能であるが、多くの人的時間的な資源を必要とする。

ゲートアレイは少量品種向けに使われてきたが， 今日では FPGA の発展にともなって、 使用される分野が少なくなっている。 フルカスタムは設計の難しさから、 一部の高性能 CPU 等にしか適用されない。 スタンダードセルは中間的でバランスが良く、 今日もっとも広く使用されている方式である。

本演習では， 例題として 4 から 5 段のパイプラインを持つプロセッサを取り上げ， Verilog HDL 記述，RTL (Register Transfer Level)シミュレーション， 論理合成，静的タイミング解析を行う． この過程を通じてパイプラインの概念とその構成法についても知見を得ることができる． 各々の学習目標は以下の通り．

• Verilog 記述
  ハードウエア記述言語(Hardware Description Language(HDL)) Verilog の基礎を学び， 同期回路の設計ができるようになる． 加えて大規模な設計を行うときの Verilog の記法についても学ぶ．
• RTL シミュレーション
  テストベクタの記述法，状態表示法等 RTL シミュレーションを用いた検証用法を身につける．
• 論理合成
  論理合成ツールを用いて， RTL 記述から自動的に論理回路を生成する手法について学ぶ． クロック，リセット等の定義のしかた， 制約条件の与え方，最適化の方法等，実際的な手順について学ぶ．
• 静的タイミング解析
  論理合成の結果に対して，静的タイミング解析を行う． タイミング解析の概念を学び，正しい制約条件の与え方について学ぶ．

この演習には Synopsys 社の EDA ツールを用いる． verilog シミューレータとして vcs，論理合成には Design Compiler を用いる予定である．

資料

初回集合場所